產(chǎn)品&解決方案
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通用LVDS數(shù)據(jù)模擬源
時(shí)鐘與數(shù)據(jù)相位關(guān)系可調(diào)，步進(jìn)1ns
自定義LVDS位寬
LVDS級(jí)聯(lián)功能
設(shè)備體積小，攜帶方便
產(chǎn)品簡(jiǎn)介
設(shè)備尺寸為：240mm*244mm*49mm（長(zhǎng)*寬*高），電源集成在整機(jī)中。正面為開(kāi)關(guān)及控制接口，背面為六路用戶(hù)LVDS接口。主要由FPGA、ARM、以太網(wǎng)PHY、USB PHY、USB Hub、Flash、時(shí)鐘芯片、DDR芯片、mSATA硬盤(pán)等組成。
設(shè)備可實(shí)現(xiàn)24路LVDS數(shù)據(jù)發(fā)送，發(fā)送數(shù)據(jù)存放在內(nèi)置固態(tài)硬盤(pán)中。可通過(guò)多臺(tái)設(shè)備級(jí)聯(lián)實(shí)現(xiàn)接口數(shù)量擴(kuò)展。上位機(jī)內(nèi)置數(shù)據(jù)生成功能，可根據(jù)客戶(hù)要求生成各種幀格式的數(shù)據(jù)文件。
l 接口類(lèi)型：LVDS，接口位寬：20-bit（可拆分），時(shí)鐘速率：100KHz-100MHz可調(diào)；時(shí)鐘相位可調(diào)整
l 接口數(shù)量：6個(gè)數(shù)據(jù)發(fā)送接口，1個(gè)自檢接收接口
l 每個(gè)接口對(duì)應(yīng)一個(gè)mSATA固態(tài)硬盤(pán)存儲(chǔ)數(shù)據(jù)
l 通過(guò)USB3.0接口或千兆網(wǎng)口對(duì)設(shè)備進(jìn)行控制，設(shè)備可級(jí)聯(lián)
l 通過(guò)構(gòu)造數(shù)據(jù)文件實(shí)現(xiàn)正逆程變化的數(shù)據(jù)發(fā)送
產(chǎn)品框架
設(shè)備由1塊主板和2塊扣板組成，主板上主要由FPGA、以太網(wǎng)PHY、USB PHY、USB Hub、ARM、Flash、PLL`等組成。每塊設(shè)備對(duì)外出6路LVDS輸出、1路LVDS輸入，為減小設(shè)備面積，對(duì)外LVDS連接器采用上下兩層設(shè)計(jì)，主板上出3路輸出和1路輸入，連接器扣板上出3路輸出。主板對(duì)外出一個(gè)千兆網(wǎng)口和2個(gè)USB口，2個(gè)USB口通過(guò)Hub引出，用來(lái)實(shí)現(xiàn)多個(gè)設(shè)備級(jí)聯(lián)功能，用戶(hù)通過(guò)千兆以太網(wǎng)或者USB口將發(fā)送的數(shù)據(jù)導(dǎo)入設(shè)備，導(dǎo)入的數(shù)據(jù)存在存儲(chǔ)板上的mSATA盤(pán)中，每個(gè)盤(pán)對(duì)應(yīng)1路LVDS，6路LVDS需要6個(gè)mSATA盤(pán)，為了減少主板面積，3個(gè)mSATA盤(pán)放在主板上，另外3個(gè)放在扣板上。FPGA外掛了大容量DDR3內(nèi)存條，用于緩存數(shù)據(jù)。主板上的ARM用于時(shí)鐘配置、版本升級(jí)、命令解析、狀態(tài)上報(bào)等，ARM對(duì)外出百兆網(wǎng)口或者USB接口與計(jì)算機(jī)相連，接收命令、FPGA版本文件、上報(bào)狀態(tài)均通過(guò)該接口。系統(tǒng)框圖如下圖所示：
產(chǎn)品參數(shù)
l 接口類(lèi)型：LVDS，接口位寬：20-bit（可拆分），時(shí)鐘速率：100KHz-100MHz可調(diào)；時(shí)鐘相位可調(diào)整
l 接口數(shù)量：6個(gè)數(shù)據(jù)發(fā)送接口，1個(gè)自檢接收接口
l 每個(gè)接口對(duì)應(yīng)一個(gè)mSATA固態(tài)硬盤(pán)存儲(chǔ)數(shù)據(jù)
l 通過(guò)USB3.0接口或千兆網(wǎng)口對(duì)設(shè)備進(jìn)行控制，設(shè)備可級(jí)聯(lián)
l 通過(guò)構(gòu)造數(shù)據(jù)文件實(shí)現(xiàn)正逆程變化的數(shù)據(jù)發(fā)送
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